從組合邏輯過渡到序列邏輯，引入了時間的維度。電路的輸出不再僅僅取決於當前的輸入，還取決於系統的歷史。這種「記憶」在物理上和數學上都根植於 單位時間延遲，它作為所有基於狀態的計算模型的基本構建單元。
組合電路與序列電路
在數位領域中，我們區分那些活在「現在」的系統和那些記住「過去」的系統：
- 組合電路： 這些是無記憶的。就像一個簡單的開關，無論是向上還是向下，輸出僅嚴格取決於目前的輸入值。
- 序列電路： 這些利用反饋迴路，將過去的輸入納入當前的決策過程。它們有效地彌補了簡單邏輯閘與複雜有限狀態機之間的差距。
定義 12.1.1
一個 單位時間延遲 是一種基本元件，它在時間 $t$ 接收輸入位 $x_t$，並輸出在時間 $t-1$ 接收到的輸入位 $x_{t-1}$。
狀態的概念
單位時間延遲的整合允許創建 狀態。儲存的位元排列方式決定了機器對未來刺激序列的反應方式。若沒有這種時序，運算將僅限於靜態評估。
切換開關的類比
想像一個數位「切換開關」，其中一個按鈕可讓燈亮或熄滅。組合電路只能偵測按鈕是否 目前 被按下。然而，透過使用單位時間延遲來儲存燈的先前狀態 ($x_{t-1}$)，序列電路可以判斷：如果按鈕被按下且燈先前處於關閉狀態 ($x_{t-1}=0$)，則新的輸出應為開啟 ($x_t=1$)。
🎯 核心原則
電腦科學中的記憶在數學上以延遲來表示。序列電路本質上是組合邏輯包裝在包含單位時間延遲的反饋迴路中。